Qualcomm a annoncé avoir validé en laboratoire son premier silicium HBC (high-bandwidth computing), une architecture qui rapproche le calcul de la mémoire afin de contourner le « mur de la mémoire ». Selon l’entreprise, les tests ont montré un gain de bande passante pouvant atteindre 18 fois celle de la LPDDR.
- Qualcomm a validé en laboratoire son premier silicium HBC, qui rapproche le calcul de la mémoire pour contourner le mur de la mémoire.
- Selon l’entreprise, la bande passante atteint 18 fois celle de la LPDDR, et l’efficacité énergétique dépasse de cinq fois celle de la HBM4.
- Le HBC doit être intégré à la puce Dragonfly AI250, dont l’échantillonnage est prévu au premier semestre 2027.
- Qualcomm inscrit ces étapes dans une feuille de route pluriannuelle, qui inclut les CPU Dragonfly C1000 et AI300.
Le problème vient de l’inférence, c’est-à-dire la phase où un modèle d’IA produit ses réponses. Selon Qualcomm, ses performances dépendent de plus en plus de la vitesse à laquelle la puce peut alimenter le calcul en données, et moins de sa puissance de calcul brute. Cette limite affecte à la fois la performance des modèles et le coût d’exécution des charges de travail d’IA.
Pour répondre à ce problème, l’entreprise distingue trois approches. La première consiste à héberger le modèle dans une mémoire rapide intégrée à la puce, la deuxième à utiliser de la mémoire à haute bande passante empilée (HBM) autour du processeur. Qualcomm défend une troisième voie, le calcul en proximité de la mémoire, qui rapproche le calcul de la mémoire qui contient les données.
Un argument énergétique
Gerardo Giaretta, vice-président et directeur général de l’activité CPU et IA pour datacenters chez Qualcomm, a décrit les limites de l’architecture actuelle. « Dans l’architecture traditionnelle, on dispose généralement de DDR, de mémoire en boîtier et souvent d’une grande capacité, mais d’un lien étroit, qui déplace les données très lentement », a-t-il déclaré à des journalistes et des analystes. Il a ajouté que l’IA s’était jusqu’ici surtout appuyée sur l’architecture HBM, dont le coût, la consommation électrique et la complexité de packaging constituent, selon lui, un handicap.
Avec le HBC, un empilement de mémoire, en l’occurrence basé sur la LPDDR, repose sur une puce de calcul. « Vous n’avez plus à déplacer les données en paquets », a expliqué Gerardo Giaretta. Les données parcourent des micromètres au lieu de millimètres, ce qui, selon lui, améliore nettement la consommation et l’efficacité énergétique.
Des résultats de validation
Qualcomm indique que son premier silicium HBC dispose désormais d’un chemin complet de lecture et d’écriture mémoire ainsi que de calculs en proximité de la mémoire, validés à des niveaux de production. Les ingénieurs ont utilisé des équipements de test automatisés (ATE) conformes aux standards de l’industrie. Les mesures font état d’une efficacité énergétique cinq fois supérieure, exprimée en térabits par seconde et par watt, par rapport à la HBM4, la sixième génération de mémoire à haute bande passante.
Le HBC doit être intégré à la puce Dragonfly AI250, qui a déjà commencé sa production et dont la sortie est prévue l’année prochaine. Qualcomm prévoit que l’AI250 entre en échantillonnage au premier semestre 2027. Selon Gerardo Giaretta, la validation est « particulièrement importante » pour l’entreprise : « Notre solution ne se limite pas à la mémoire. C’est pourquoi nous l’appelons HBC, high-bandwidth compute. »
Qualcomm inscrit ces étapes dans une feuille de route pluriannuelle. Les CPU Dragonfly C1000 doivent eux aussi être échantillonnés l’année prochaine, et les échantillons de la Dragonfly AI300 sont attendus en 2028. Le groupe travaille également avec plusieurs partenaires pour déterminer les différentes utilisations possibles du HBC, qui ne concerneront pas seulement la Dragonfly AI250.
